ISE Design Suite 12 מציעה את טכנולוגיית חסימת השעון הראשונה בתעשיית ה-FPGAs.

Xilinx, ענקית הרכיבים המתכנתים (FPGA), הציגה את תוכנת ISE Design Suite 12 המאפשרת מיטובים של צריכת ההספק והעלויות בשילוב עם פרודוקטיביות רבה יותר בתכנון. בפעם הראשונה מספקים כלי תכנון ISE טכנולוגיה חכמה של חסימת שעון (clock-gating) המצמצמת את צריכת ההספק הדינמי בשיעור של 30%.
החבילה החדשה מספקת שיפורים בתחומים של שימור תכנון מונע-תזמון, תמיכת IP בהתאם ל-AMBA 4 AXI4 עבור תכנון מסוג "חבר והפעל" ·וזרימת תכנון אינטואיטיבית המבוססת על דור רביעי של טכנולוגיות המאפשרות תצורה חלקית מחדש, על מנת להקטין את עלות המערכת עבור קשת רחבה של יישומים בעלי רמות ביצועים גבוהות.
ISE 12 מציעה תמיכת ייצור מלאה עבור כל משפחות Virtex-6 ו-Spartan-6 של FPGAs מבית Xilinx וממשיכה את התפתחותה כחבילת תכנון ייעודית לכל תחום (domain-specific) - היחידה מסוגה בתעשייה עם תצורות כלים וזרימות תכנון בעלות יכולת הפעלה הדדית עבור תכנון לוגיקה, עיבוד אותות דיגיטלי (DSP), עיבוד משובץ ותכנון ברמת המערכת.
בנוסף, שילבה Xilinx כמה שינויי מתודולוגיה ותשתיות תוכנה המאפשרים שיפור זמן ההרצה, ייעול אינטגרציית המערכת, והרחבת יכולת ההפעלה ההדדית של ה-IP בכל הדור החדש של משפחות ההתקנים והפלטפורמות Xilinx Targeted Design.
ה-ISE Design Suite 12 מציעה את טכנולוגיית חסימת השעון הראשונה בתעשיית ה-FPGAs, המציעה יכולות ניתוח אוטומטי ומיטוב שפותחו במיוחד כדי לצמצם את מספר המעברים, גורם מרכזי בפיזור הספק דינמי בתכנונים דיגיטליים. הטכנולוגיה מושתתת על ניתוח תכנונים באמצעות סדרה של אלגוריתמים ייחודיים לאיתור אותם אלמנטים רצופים ("מעברים") המצויים בתוך כל יחידת לוגיקה FPGA, אשר אינם משנים את לוגיקת האות היורד ומתחברים ביניהם לאחר פקודת toggle. התוכנה מחוללת לוגיקה מבוססת שעון, שמכבה באופן אוטומטי את הפעילות הלא הכרחית כדי לצבור חיסכון בהספק מבלי להיאלץ לכבות את כל רשת השעון.

מערכת SemIsrael

< Prev		Next >